此前，我们在selectio简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。
7 series fpga中lvds使用了iserdese2，sdr rate可设为2,3,4,5,6,7,8。ddr rate可设为4,6,8,10,14。
从ug471的bitslip部分可以看出在sdr和ddr移位的位数不一样。在sdr模式下，一个bitslip脉冲使数据左移一位；而在ddr模式下，一个bitslip脉冲使数据右移一位或左移三位。
所以在某些传输过程中，可以先传预设值，等待接收方调整idelay和bitslip解出正确的预设值后再传输有效数据。
对习惯使用7 series fpga用户在接触xilinx®ultrascale™和ultrascale ™器件 selectio时感觉不习惯，原因xilinx®ultrascale™和ultrascale ™是iserdese3和oserdese3组件，使用select io需要在ip catlog中选择high_speed_selectio ip configuration interface 在serialization factor选项中只有8或者4可以选择。
在pin selection选择时会发现io选择会有一定限制，在sensor的应用中hp bank理想的硬件设计是在同一个bank中连续放置设备i/o，部分sensor输出的serialization factor需要7:1,6:1,5:1，不能直接使用iserdes。
对这类应用xilinx 提供了xapp1315 7:1的参考设计，那么对6:1,5:1这种应用用户需要在参考设计上改哪里，怎样去改？
下面我们提供修改方式供参考。
1、从data reception看需要把iserdese3 输出的8位数据（serialization factor=8）通过gearbox模块转成7,6,5位的数据。其中7位的数据xapp1315已经做过了，这里我们用6:1的数据为例, 需要从iserdes3实现read8 bit 数据通过gearbox 转换为6bit数据。
2、对于read 8 to 6 gearbox设计方式：
从数据排列可以分析到8 bit数据在每次读取6 bit数据，经过4次后开始循环，我们通过状态机设计gearbox的代码需只需要实现；
// read 8 to 6 gearbox
//
always @ (posedge px_clk)
begin
case (px_rd_seq )
3'h0 : begin
px_data <=px_rd_curr[5:0];
end
3'h1 : begin
px_data <={px_rd_curr[3:0], px_rd_last[7:6]};
end
3'h2 : begin
px_data <={px_rd_curr[1:0], px_rd_last[7:4]};
end
3'h3 : begin
px_data <={px_rd_last[7:2]};
end
endcase
end
3、data transmission,oserdes3使用4 bit 输入，参考例程是把iserdes的数据接到oserdes，这里我们在参考例程上任然使用iserde 到oserdes的数据传送方式验证。分析知道需要一个6 bit 转4 bit数据的 gearbox。
4、gearbox设计思路是把6 bit的数据按4bit大小去读取直到数据开始循环。
通过表格客户分析出设计代码做3次循环可以满足要求
read state machine and gear box
//
always @ (posedge tx_clkdiv4)
begin
if(!tx_enable) begin
rd_addr <= 4'b0;
rd_state <= 3'h0;
end else begin
case (rd_state )
3'h0 : begin
rd_addr <= rd_addr 1'b1;
tx_data <= rd_curr[3:0];
rd_state<= rd_state 1'b1;
end
3'h1 : begin
rd_addr <= rd_addr;
tx_data <= {rd_curr[1:0], rd_last[5:4]};
rd_state<= rd_state 1'b1;
end
3'h2 : begin
rd_addr <= rd_addr 1'b1;
tx_data <= rd_last[5:2];
rd_state<= 3'h0;
end
endcase
end
end
5、到这来我们已经完成gearbox 模块的设计，实现lvds source synchronous 6：1。在serialization and deserialization部分还需要修改输入的数据
//
// transmit data generation
//
always @ (posedge tx_px_clk)
begin
if(tx_px_reset) begin
tx_px_data[ 5:0 ] <= 6'h01;
tx_px_data[11:6 ] <= 6'h02;
tx_px_data[17:12] <= 6'h03;
tx_px_data[23:18] <= 6'h04;
tx_px_data[29:24] <= 6'h05;
end
else begin
tx_px_data[ 5:0 ]<= tx_px_data[ 5:0 ] 1'b1;
tx_px_data[11:6 ]<= tx_px_data[11:6 ] 1'b1;
tx_px_data[17:12]<= tx_px_data[17:12] 1'b1;
tx_px_data[23:18]<= tx_px_data[23:18] 1'b1;
tx_px_data[29:24]<= tx_px_data[29:24] 1'b1;
end
end
// receiver 1 - data checking per pixelclock
//
always @(posedge rx1_px_clk or negedgerx1_px_ready)
begin
rx1_px_last <= rx1_px_data;
if(!rx1_px_ready) begin
rx1_match <= 1'b0;
end
else if ((rx1_px_data[ 5:0 ]==rx1_px_last[ 5:0 ] 1'b1)&&
(rx1_px_data[11:6 ]==rx1_px_last[11:6 ] 1'b1)&&
(rx1_px_data[17:12]==rx1_px_last[17:12] 1'b1)&&
(rx1_px_data[23:18]==rx1_px_last[23:18] 1'b1)&&
(rx1_px_data[29:24]==rx1_px_last[29:24] 1'b1)) begin
rx1_match <= 1'b1;
end
else begin
rx1_match <= 1'b0;
end
end
6、对用户的系统可能需要的lane数量为8，在对应的数据部分需要做对应的修改
receiver使用iserdese3在1:8 ddr模式与8:6分布式ram基于齿轮箱反序列化和对齐输入数据流。这个实现需要三个时钟域，1/2速率采样时钟(rx_clkdiv2)， 1/8速率反序列化数据时钟(rx_clkdiv8)，和1/6像素时钟(px_clk)，它等于receiversource clock。
receiver source clock在mmcm或pll中乘以6或12以满足vco频率范围，然后除以2生成1/2速率采样时钟(rx_clkdiv2)，除以6生成织物像素时钟(px_clk)。
//
// instantiate pll or mmcm
//
generate
if (use_pll == "false")begin // use an mmcm
mmcme3_base # (
.clkin1_period (clkin_period),
.bandwidth ("optimized"),
.clkfbout_mult_f (6*vco_multiplier),
.clkfbout_phase (0.0),
.clkout0_divide_f (2*vco_multiplier),
.clkout0_duty_cycle (0.5),
.clkout0_phase (0.0),
.divclk_divide (1),
.ref_jitter1 (0.100)
)
tx_mmcm (
.clkfbout (px_pllmmcm),
.clkfboutb (),
.clkout0 (tx_pllmmcm_div2),
.clkout0b (),
.clkout1 (),
.clkout1b (),
.clkout2 (),
.clkout2b (),
.clkout3 (),
.clkout3b (),
.clkout4 (),
.clkout5 (),
.clkout6 (),
.locked (cmt_locked),
.clkfbin (px_clk),
.clkin1 (clkin),
.pwrdwn (1'b0),
.rst (reset)
);
end else begin // use apll
plle3_base # (
.clkin_period (clkin_period),
.clkfbout_mult (6*vco_multiplier),
.clkfbout_phase (0.0),
.clkout0_divide (2*vco_multiplier),
.clkout0_duty_cycle (0.5),
.ref_jitter (0.100),
.divclk_divide (1)
)
tx_pll (
.clkfbout (px_pllmmcm),
.clkout0 (tx_pllmmcm_div2),
.clkout0b (),
.clkout1 (),
.clkout1b (),
.clkoutphy (),
.locked (cmt_locked),
.clkfbin (px_clk),
.clkin (clkin),
.clkoutphyen (1'b0),
.pwrdwn (1'b0),
.rst (reset)
);
end
7、代码中对应的源语需要升级到ultrascale_plus对应的部分类似的地方：
localparam delay_value = ((clkin_period*1000)/6 <= 1100.0) ?(clkin_period*1000)/6 : 1100.0;
ultrascale_plus maximumvalue for 1100.0
idelaye3 sim_device(“ultrascale_plus”), // set the device version for simulationfunctionality (ultrascale// ultrascale_plus，recommended to re-call idelaye3 in the ultrascale_plusdirectory
8、所以以模块修完之后通过软件仿真验证修改的数据跟xapp1315的数据对比，设计中采用parameter data_format = "per_clock"，数据格式会安装per_clock方式排列lvds source synchronous 6:1 serializationand deserialization using clock multiplication。
xapp1315 lvds source synchronous 7:1serialization and deserialization using clock multiplication 仿真数据：
综上所述，通过数据比对分析数据没有问题，从而实现此功能。
